์ Bare Metal ์คํ
RTC driver
(์ฐ์ต๋ฌธ์ ๋ก ๋์๊ฐ๊ธฐ)
main.rs:
#![no_main] #![no_std] mod exceptions; mod logger; mod pl011; mod pl031; use crate::pl031::Rtc; use arm_gic::gicv3::{IntId, Trigger}; use arm_gic::{irq_enable, wfi}; use chrono::{TimeZone, Utc}; use core::hint::spin_loop; use crate::pl011::Uart; use arm_gic::gicv3::GicV3; use core::panic::PanicInfo; use log::{error, info, trace, LevelFilter}; use smccc::psci::system_off; use smccc::Hvc; /// GICv3์ ๊ธฐ๋ณธ ์ฃผ์์ ๋๋ค. const GICD_BASE_ADDRESS: *mut u64 = 0x800_0000 as _; const GICR_BASE_ADDRESS: *mut u64 = 0x80A_0000 as _; /// ๊ธฐ๋ณธ PL011 UART์ ๊ธฐ๋ณธ ์ฃผ์์ ๋๋ค. const PL011_BASE_ADDRESS: *mut u32 = 0x900_0000 as _; /// PL031 RTC์ ๊ธฐ๋ณธ ์ฃผ์์ ๋๋ค. const PL031_BASE_ADDRESS: *mut u32 = 0x901_0000 as _; /// PL031 RTC์์ ์ฌ์ฉํ๋ IRQ์ ๋๋ค. const PL031_IRQ: IntId = IntId::spi(2); #[no_mangle] extern "C" fn main(x0: u64, x1: u64, x2: u64, x3: u64) { // `PL011_BASE_ADDRESS`๊ฐ PL011 ๊ธฐ๊ธฐ์ ๊ธฐ๋ณธ ์ฃผ์์ด๊ณ // ์ด ์ฃผ์ ๋ฒ์์ ์ก์ธ์คํ๋ ๋ค๋ฅธ ํญ๋ชฉ์ด ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. let uart = unsafe { Uart::new(PL011_BASE_ADDRESS) }; logger::init(uart, LevelFilter::Trace).unwrap(); info!("main({:#x}, {:#x}, {:#x}, {:#x})", x0, x1, x2, x3); // `GICD_BASE_ADDRESS` ๋ฐ `GICR_BASE_ADDRESS`๊ฐ ๊ฐ๊ฐ GICv3 ๋ฐฐํฌ์ ๋ฐ ์ฌ๋ฐฐํฌ์์ // ๊ธฐ๋ณธ ์ฃผ์์ด์ด๊ณ // ์ด๋ฌํ ์ฃผ์ ๋ฒ์์ ์ก์ธ์คํ๋ ๋ค๋ฅธ ํญ๋ชฉ์ด ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. let mut gic = unsafe { GicV3::new(GICD_BASE_ADDRESS, GICR_BASE_ADDRESS) }; gic.setup(); // `PL031_BASE_ADDRESS`๊ฐ PL031 ๊ธฐ๊ธฐ์ ๊ธฐ๋ณธ ์ฃผ์์ด๊ณ // ์ด ์ฃผ์ ๋ฒ์์ ์ก์ธ์คํ๋ ๋ค๋ฅธ ํญ๋ชฉ์ด ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. let mut rtc = unsafe { Rtc::new(PL031_BASE_ADDRESS) }; let timestamp = rtc.read(); let time = Utc.timestamp_opt(timestamp.into(), 0).unwrap(); info!("RTC: {time}"); GicV3::set_priority_mask(0xff); gic.set_interrupt_priority(PL031_IRQ, 0x80); gic.set_trigger(PL031_IRQ, Trigger::Level); irq_enable(); gic.enable_interrupt(PL031_IRQ, true); // ์ธํฐ๋ฝํธ ์์ด 3์ด๊ฐ ๊ธฐ๋ค๋ฆฝ๋๋ค. let target = timestamp + 3; rtc.set_match(target); info!("{}์(๋ฅผ) ๊ธฐ๋ค๋ฆฌ๋ ์ค", Utc.timestamp_opt(target.into(), 0).unwrap()); trace!( "matched={}, interrupt_pending={}", rtc.matched(), rtc.interrupt_pending() ); while !rtc.matched() { spin_loop(); } trace!( "matched={}, interrupt_pending={}", rtc.matched(), rtc.interrupt_pending() ); info!("๋๊ธฐ ์๋ฃ๋จ"); // ์ธํฐ๋ฝํธ๋ฅผ ์ํด 3์ด ๋ ๊ธฐ๋ค๋ฆฝ๋๋ค. let target = timestamp + 6; info!("{}์(๋ฅผ) ๊ธฐ๋ค๋ฆฌ๋ ์ค", Utc.timestamp_opt(target.into(), 0).unwrap()); rtc.set_match(target); rtc.clear_interrupt(); rtc.enable_interrupt(true); trace!( "matched={}, interrupt_pending={}", rtc.matched(), rtc.interrupt_pending() ); while !rtc.interrupt_pending() { wfi(); } trace!( "matched={}, interrupt_pending={}", rtc.matched(), rtc.interrupt_pending() ); info!("๋๊ธฐ ์๋ฃ๋จ"); system_off::<Hvc>().unwrap(); } #[panic_handler] fn panic(info: &PanicInfo) -> ! { error!("{info}"); system_off::<Hvc>().unwrap(); loop {} }
pl031.rs:
#![allow(unused)] fn main() { use core::ptr::{addr_of, addr_of_mut}; #[repr(C, align(4))] struct Registers { /// ๋ฐ์ดํฐ ๋ ์ง์คํฐ dr: u32, /// ์ผ์น ๋ ์ง์คํฐ mr: u32, /// ๋ก๋ ๋ ์ง์คํฐ lr: u32, /// ์ ์ด ๋ ์ง์คํฐ cr: u8, _reserved0: [u8; 3], /// ์ธํฐ๋ฝํธ ๋ง์คํฌ ์ธํธ ๋๋ ์ ๋ฆฌ ๋ ์ง์คํฐ imsc: u8, _reserved1: [u8; 3], /// ์์ ์ธํฐ๋ฝํธ ์ํ ris: u8, _reserved2: [u8; 3], /// ๋ง์คํน๋ ์ธํฐ๋ฝํธ ์ํ mis: u8, _reserved3: [u8; 3], /// ์ธํฐ๋ฝํธ ์ ๋ฆฌ ๋ ์ง์คํฐ icr: u8, _reserved4: [u8; 3], } /// PL031 ์ค์๊ฐ ์๊ณ์ฉ ๋๋ผ์ด๋ฒ #[derive(Debug)] pub struct Rtc { registers: *mut Registers, } impl Rtc { /// ์ง์ ๋ ๊ธฐ๋ณธ ์ฃผ์์ PL031 ๊ธฐ๊ธฐ์ ๋ํ RTC ๋๋ผ์ด๋ฒ์ ์ ์ธ์คํด์ค๋ฅผ /// ์์ฑํฉ๋๋ค. /// /// # ์์ /// /// ์ง์ ๋ ๊ธฐ๋ณธ ์ฃผ์๋ PL031 ๊ธฐ๊ธฐ์ /// MMIO ์ ์ด ๋ ์ง์คํฐ๋ฅผ ๊ฐ๋ฆฌ์ผ์ผ ํ๋ฉฐ, /// ์ด๋ ํ๋ก์ธ์ค์ ์ฃผ์ ๊ณต๊ฐ์ ๊ธฐ๊ธฐ ๋ฉ๋ชจ๋ฆฌ๋ก /// ๋งคํ๋์ด์ผ ํ๋ฉฐ ๋ค๋ฅธ ๋ณ์นญ์ ์์ด์ผ ํฉ๋๋ค. pub unsafe fn new(base_address: *mut u32) -> Self { Self { registers: base_address as *mut Registers } } /// ํ์ฌ RTC ๊ฐ์ ์ฝ์ต๋๋ค. pub fn read(&self) -> u32 { // self.registers๊ฐ ์ ์ ํ๊ฒ ๋งคํ๋ PL031 ๊ธฐ๊ธฐ์ ์ ์ด ๋ ์ง์คํฐ๋ฅผ // ๊ฐ๋ฆฌํค๊ณ ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. unsafe { addr_of!((*self.registers).dr).read_volatile() } } /// ์ผ์น ๊ฐ์ ์์ฑํฉ๋๋ค. RTC ๊ฐ์ด ์ด ๊ฐ๊ณผ ์ผ์นํ๋ฉด ์ธํฐ๋ฝํธ๊ฐ /// ์์ฑ๋ฉ๋๋ค(์ฌ์ฉ ์ค์ ๋ ๊ฒฝ์ฐ). pub fn set_match(&mut self, value: u32) { // self.registers๊ฐ ์ ์ ํ๊ฒ ๋งคํ๋ PL031 ๊ธฐ๊ธฐ์ ์ ์ด ๋ ์ง์คํฐ๋ฅผ // ๊ฐ๋ฆฌํค๊ณ ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. unsafe { addr_of_mut!((*self.registers).mr).write_volatile(value) } } /// ์ธํฐ๋ฝํธ๊ฐ ํ์ฑํ๋์๋์ง ์ฌ๋ถ์ ๊ด๊ณ์์ด ์ผ์น ๋ ์ง์คํฐ๊ฐ RTC ๊ฐ๊ณผ ์ผ์นํ๋์ง ์ฌ๋ถ๋ฅผ /// ๋ฐํํฉ๋๋ค. pub fn matched(&self) -> bool { // self.registers๊ฐ ์ ์ ํ๊ฒ ๋งคํ๋ PL031 ๊ธฐ๊ธฐ์ ์ ์ด ๋ ์ง์คํฐ๋ฅผ // ๊ฐ๋ฆฌํค๊ณ ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. let ris = unsafe { addr_of!((*self.registers).ris).read_volatile() }; (ris & 0x01) != 0 } /// ํ์ฌ ๋๊ธฐ ์ค์ธ ์ธํฐ๋ฝํธ๊ฐ ์๋์ง ์ฌ๋ถ๋ฅผ ๋ฐํํฉ๋๋ค. /// /// ์ด๋ 'matched'๊ฐ true๋ฅผ ๋ฐํํ๊ณ ์ธํฐ๋ฝํธ๊ฐ ๋ง์คํน๋ ๊ฒฝ์ฐ์๋ง /// true์ฌ์ผ ํฉ๋๋ค. pub fn interrupt_pending(&self) -> bool { // self.registers๊ฐ ์ ์ ํ๊ฒ ๋งคํ๋ PL031 ๊ธฐ๊ธฐ์ ์ ์ด ๋ ์ง์คํฐ๋ฅผ // ๊ฐ๋ฆฌํค๊ณ ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. let ris = unsafe { addr_of!((*self.registers).mis).read_volatile() }; (ris & 0x01) != 0 } /// ์ธํฐ๋ฝํธ ๋ง์คํฌ๋ฅผ ์ค์ ํ๊ฑฐ๋ ์ง์๋๋ค. /// /// ๋ง์คํฌ๊ฐ true์ธ ๊ฒฝ์ฐ ์ธํฐ๋ฝํธ๊ฐ ์ฌ์ฉ ์ค์ ๋ฉ๋๋ค. false์ด๋ฉด /// ์ธํฐ๋ฝํธ๊ฐ ์ฌ์ฉ ์ค์ง๋ฉ๋๋ค. pub fn enable_interrupt(&mut self, mask: bool) { let imsc = if mask { 0x01 } else { 0x00 }; // self.registers๊ฐ ์ ์ ํ๊ฒ ๋งคํ๋ PL031 ๊ธฐ๊ธฐ์ ์ ์ด ๋ ์ง์คํฐ๋ฅผ // ๊ฐ๋ฆฌํค๊ณ ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. unsafe { addr_of_mut!((*self.registers).imsc).write_volatile(imsc) } } /// ๋๊ธฐ ์ค์ธ ์ธํฐ๋ฝํธ๊ฐ ์๋ ๊ฒฝ์ฐ ์ด๋ฅผ ์ง์๋๋ค. pub fn clear_interrupt(&mut self) { // self.registers๊ฐ ์ ์ ํ๊ฒ ๋งคํ๋ PL031 ๊ธฐ๊ธฐ์ ์ ์ด ๋ ์ง์คํฐ๋ฅผ // ๊ฐ๋ฆฌํค๊ณ ์์ผ๋ฏ๋ก ์์ ํฉ๋๋ค. unsafe { addr_of_mut!((*self.registers).icr).write_volatile(0x01) } } } // ๋ชจ๋ ์ปจํ ์คํธ์์ ์ก์ธ์คํ ์ ์๋ ๊ธฐ๊ธฐ ๋ฉ๋ชจ๋ฆฌ์ ๋ํ // ํฌ์ธํฐ๋ง ํฌํจํ๋ฏ๋ก ์์ ํฉ๋๋ค. unsafe impl Send for Rtc {} }